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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Figure 30 shows the default I 2 S-justified mode. The frame sync
is low for the left channel and high for the right channel. Data is
valid on the rising edge of serial clock. The MSB is left-justified
to the frame sync transition but with a delay.
Table 34. S/PDIF Transmitter I 2 S Mode
Parameter
Timing Requirement
Nominal
Unit
t I2SD
FS to MSB Delay in I 2 S Mode
DAI_P20–1
LEFT/RIGHT CHANNEL
1
SCLK
FS
DAI_P20–1
SCLK
t I2SD
DAI_P20–1
SDATA
MSB
MSB–1
MSB–2
LSB+2
LSB+1
LSB
Figure 30. I 2 S-Justified Mode
Figure 31 shows the left-justified mode. The frame sync is high
for the left channel and low for the right channel. Data is valid
on the rising edge of serial clock. The MSB is left-justified to the
frame sync transition with no delay.
Table 35. S/PDIF Transmitter Left-Justified Mode
Parameter
Timing Requirement
Nominal
Unit
t LJD
FS to MSB Delay in Left-Justified Mode
DAI_P20–1
LEFT/RIGHT CHANNEL
0
SCLK
FS
DAI_P20–1
SCLK
t LJD
DAI_P20–1
SDATA
MSB
MSB–1
MSB–2
LSB+2
LSB+1
LSB
Figure 31. Left-Justified Mode
Rev. J |
Page 39 of 60 |
July 2013
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ADZS-21369-EZLITE 制造商:Analog Devices 功能描述:ADZS-21369-EZLITE
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